Single-Cycle
RISC-V CPU

基于 Verilog 与 Vivado 构建的 32 位单周期 RV32I CPU。从取指、译码、执行、访存到写回，配套 UART 调试通路和四个计算机组成原理可视化教学工具。

Verilog RISC-V RV32I Vivado UART Debug

Project highlights

从硬件数据通路到交互式教学工具

01 / CORE

实现 PC、控制器、寄存器堆、立即数生成、ALU、IMEM、DMEM 与写回选择。

02 / ISA

覆盖算术逻辑、立即数、加载、存储、条件分支以及 JAL/JALR 跳转路径。

03 / DEBUG

支持 CPU halt、step、reset，以及寄存器、指令存储器和数据存储器的调试访问。

04 / BONUS

包含算术单元、Cache、RISC-V 指令编解码与 Hamming SEC/DED 四套交互工具。

Harvard memory · single-cycle execution · observable state

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